Obliczanie średniej ruchomej. Ta VI oblicza i wyświetla średnią ruchomej przy użyciu wstępnie wybranej liczby. Najpierw VI inicjuje dwa rejestry przesuwne Rejestr górnego przesunięcia jest inicjowany jednym elementem, a następnie dodaje poprzednią wartość z nową wartością Rejestr przesuwny utrzymuje suma ostatnich pomiarów x Po podzieleniu wyników funkcji add z wybraną wartością, VI oblicza średnią ruchomej Rejestr przesuwu dolnego zawiera tablicę o wymiarze Średnia Ten rejestr przesuwny zachowuje wszystkie wartości pomiaru Funkcja wymiany zastępuje nową wartość po każdej pętli. Ta VI jest bardzo wydajna i szybka, ponieważ używa funkcji replace element wewnątrz pętli while, i inicjuje tablicę zanim wejdzie ona w pętlę. Ten VI został utworzony w LabVIEW 6 1.Bookmark Share. exponentia l ruchome przeciętne odpowiedzi krok fpga. I mają problem z moim filtrem, wykładniczy ważony ruchome średnie filtru IIR Zlecenie Z książki Zrozumieć przetwarzanie sygnałów cyfrowych Lyons Richard Mam następujący wzór obliczający częstotliwość 3dB fc z alfa alfa jest parametrem do sterowania filtrem. Różniczkowe równanie filtru ynxn alfa 1 - alfa y n-1.Relacja pomiędzy fc a alpha alfa cos 2 fc fs - 1 sqrt cos 2fc fs - 4 cos 2fc fs 3.Jeżeli teraz wybieram częstotliwość 3dB o stałej czasowej 0,0794Hz TC 2s alpha 0,00169621 fs 94Hz. Dla filtru IIR Pierwszy porządek, czas narastania taśmy od stepresponse 10 do 90 jest ta 2,2 TC, co powoduje ta 4,4s. But, jeśli symulować odpowiedź krok, mój czas narastania jest około 3 razy tej wartości na 14s. I cant wyjaśnić, dlaczego odpowiedź kroku mojego filtra różni się tak dużo Dla mojego Moving Średnia filtr obliczony i symulowany wzrost czasu są równe. I mam vi, które jest wykonywane na dołączony FPGA Może ktoś może znaleźć błąd. zobacz też filtr alfa lub filtr RC. Is częstotliwość próbkowania fs poprawne Jeśli czas pętli nie zgadza, to by to wytłumaczyć. Twoje typy danych wyglądają dobrze, aby uzyskać alpha w ciągu 1 Ale chciałbym zaproponować niewielką zmianę w realizacji Ponieważ stoi , jest trochę skłonne do dryfowania zaokrąglonego, ponieważ 1-alfa jest wielokrotnie mnożony przez y n-1 Nieznacznie bardziej wiarygodna metoda to powiedzieć yny n-1 alfa xn-y n-1 Różnica jest subtelna, ale daje mi lepsze wyniki wiele razy I to eliminuje jeden multiply. By sposób, liczba reinterpreta robi to samo, co Twój konwerter z FXP do bool następnie z powrotem To trochę mniej mylące, chociaż. I ma trochę zdziwiony przez pętli czasowej, że nigdy pętle Czy to inforce taktowania, że założyłem, że nie, więc nigdy nie używałem go używać Timer Loop zamiast. CLD User since rev 8 6.Message 2 of 13 1,087 Odsłona. Re wykładniczy l ruchome średnie kroki fpga odpowiedzi krokowej. 10-01-2017 02 05 AM - edited 10-01-2017 02 17 AM. umanks dla Twojej odpowiedzi.1, ja dowód moja częstotliwość próbkowania z timerem pętli Moje wejście jest 425 532 kleszczy, które jest równe.94 Hz Ten tickrate jest potwierdzone przez kleszcze EWMA .- Może ktoś może przetestować kod i powiedz mi.2, znalazłem twoje podejście w sztukach i sekcji tipps z książki Lyons I'll try, ale można wyjaśnić okrągły trochę dryfować trochę Jestem zupełnie nowy w tej dziedzinie. Czy istnieje dalsze korzyści z wyeliminowania jednego mnożnika, z wyjątkiem ressources Czy odpowiedź częstotliwości, odpowiedź impulsowa i krok odpowiedzi same.3, Jeśli tylko bitshift jestem rodzaj przyzwyczajony do tej metody Nie wiem, czy funkcja reinterprate używa mniej ressources Ale dzięki za zauważenie it.4, Pętla czasowa iteruje co 425 532 razy jednym razem Więc z częstotliwością 94Hz wartość jest obliczana przez kod jako kod wewnątrz pętli czasowej potrzebuje tylko jednej iteracji lub nie rozumiem twojego pytania. Nie jestem pewien, jakich dalszych informacji potrzebujesz spróbować do porównania odpowiedzi krokowej średniej ruchomej z wykładniczą średnią ruchoma EWMA Właściwie chcę tylko potwierdzić teorię Jak wspomniałem powyżej, aby uzyskać stałą czasową 2s przy częstotliwości próbkowania 94 Hz, alfa musi wynosić 0,00169 Wzrost czas reakcji krok od 10 do 90 wartości końcowej różni się od czasu narastania teorii powinien wynosić 4,4s przy stałej czasowej 2s, ale dostaję prawie 14s jeśli uruchomię mój kod na FPGA. I potwierdził, że z alpha 0,00169 , mój kod zajmuje 1297 próbek, aby uzyskać od 0,1 do 0,9 wartość końcowa wynosi 1, wartość początkowa 0. Jak widać w moim kodzie Sprawdzam czas pętli ze wskaźnikiem ticks ewma, aby potwierdzić częstotliwość próbkowania SCTL. Czy ktoś inny może potwierdzić 1297 próbek, które są potrzebne w alpha 0,00169 Bo myślę, że potrzebuję zbyt wielu próbek, aby osiągnąć wartość 0,9.I już wdrożono sugerowaną wersję EWMA z pierwszej odpowiedzi Ten sam problem tutaj. Message 5 z 13 1,037 Liczba wyświetleń. Re wykładniczy l ruchome średnie kroki reakcji fpga. 10-01-2017 08 13 AM - edited 10-01-2017 08 15 AM.1, I dowód moja częstotliwość próbkowania z timerem pętli Moje wejście jest 425 532 kleszczy, które jest równe.94 Hz Tę kratkę potwierdzają kleszcze EWMA .- Może ktoś może przetestować kod i powiedz mi.2, znalazłem twoje podejście w sztukach i sekcji tipps z książki Lyons I'll try, ale czy mógłbyś wyjaśnić okrągły off drifting trochę jestem całkiem nowy w ten obszar. Czy istnieje dalsze korzyści z wyeliminowania jednego mnożnika, z wyjątkiem ressources Czy odpowiedź częstotliwościowa, odpowiedź impulsowa i odpowiedź kroku same.3, Jeśli tylko bitshift jestem rodzaj przyzwyczaili się do tej metody Nie wiem, czy funkcja reinterprate używa mniej ressources Ale dziękuję za zauważenie it.4, Pętla czasowa iteruje co 425 532 razy za jednym razem Więc z częstotliwością 94 Hz wartość jest obliczana przez kod, ponieważ kod wewnątrz pętli czasowej potrzebuje tylko jednej iteracji lub nie rozumiem Twojego pytania Użyłem arkusza kalkulacyjnego do symulacji i uzyskałem prawie taką samą odpowiedź 12 99 cykli przejść od 0 1 do 0 9 Arkusze kalkulacyjne są użytecznymi narzędziami do testowania obliczeń.1 Ok, nigdy nie używałem SCTL z cyklem jednomiesięcznym z napisem T do końca Zatrzymałoby to działanie matematyczne - cycle, ale nie wiem, czy to jest jakakolwiek korzyść, chciałem tylko upewnić się, że czas został potwierdzony, i to jest. 2 Okrągły dryf prawdopodobnie wygrał, dopóki Twój wkład jest mały mniej niż 0 1 widzę teraz, że masz 40 bitów 39 prawego punktu dziesiętnego dla sprzężenia zwrotnego To zajmuje sporo FPGA pomnożyć, ale wygrał t mają zaokrąglone problemy Inne części miało tylko 18 bitów 17 prawo do dziesiętnego, więc alpha 0 00169 - 000007 razy wejście 0 1 byłoby 0 000169 - 0 000007, lub 7 błąd Ale to pomnożyć jest również 40 bitów, więc nie powinno się zobaczyć żadnych problems. Typically, wyjście yn ma mniej bitów, i okrągłe w ostatnim bit Ale ponieważ jest w pętli mnożącej przez 1-alfa za każdym razem, okrągły jest czasami gromadzi się każdej pętli, aż duży en gh Wpływ na wyniki add s Trudno to wytłumaczyć, ale moja ogólna reguła jest taka, że spodziewam się, że błąd jest równy najmniejszemu bitowi podzielonemu przez alfę, używając oryginalnej metody, lub około połowy, która posługuje się jedną mnożną metodą. Odpowiedź będzie prawie identyczna, z wyjątkiem niewielkiej różnicy Największą zaletą jest oszczędzanie przestrzeni FPGA i kompilacji czasu I można zmniejszyć liczbę bitów nieco, aby zaoszczędzić nawet więcej.3 Są w zasadzie identyczne I obie metody są wolne w FPGA Bity nie uległy zmianie, więc nie ma potrzeby logiki, są one po prostu powtarzane.4 Myślę, że odpowiedziałeś to dobrze. Ogólnie, w tym momencie dostosowałbym alpha do czasu, gdy moje wyniki pasują do tego, czego chciałam, i dalej nie chcę zrozumieć niedopasowanie, ale zazwyczaj nie ma czasu na nurkowanie w tym. Ale, ze względu na naukę, niech rozważają, że twoja formuła może być wadliwa Myślę, że możesz użyć formuła ciągłego wykładniczego rozkładu e-tau, a nie dla dyskretny wykładniczy rozkład 1-alfa i To jest łatwiejsze do wyglądu w tym jako funkcja kroku od 1 do 0 W tym przypadku yn dla n 0 jest yn 1-alfa n Możemy znaleźć n dla yn 0 9, jako n log 1-alfa 0 9 62, a n dla yn 0 1, jako 1361, za różnicę 1299. CLD Użytkownik od czasu rev 8. 6.thank za szczegółową odpowiedź. W sprawie problemu z czasem narastającym myślę, że znalazłem błąd Możesz być w porządku, że formuła nie jest prawidłowa lub co jest prawdopodobnie źle zrozumiane przez mnie i ustawione w niewłaściwym kontekście. Kiedy byłem na rowerze do domu z pracy pamiętałem przydatną funkcję filtra wygładzania labview Tu musisz tylko ustawić tau TC i fs i oblicza nominator i mianownik dla wykładniczej średniej ruchomej i średnia ruchoma Ponieważ mianownik jest alfa, mógłbym porównać rezultat ze stosowaną formułą i była dość różnica. LabVIEW używa następującej formuły alfa 1-exp -1 fs TC Z tą formułą TC 2s jest równa alfa 0,0053.And z tym alfa moje prace symulacyjne Risetime 4,4.Quoting ty Ogólnie, w tym momencie, chciałbym dostosować alpha do mojego r esults pasuje do tego, czego pragnę, i ruszam się Chciałbym to samo, ale jak to jest moja praca magisterska muszę rozwiązać takie rzeczy. Teraz z powrotem do zagadnień zaokrąglania rozumiem, że małe wartości są większym problemem Ponieważ ten filtr jest używany w Lock In, wartości będą naprawdę małe Ale ja już przetestowałem to na naszym urządzeniu pomiarowym i to działa, do tego mam zamiar przetestować twoją wersję, jak dobrze, ale jeśli ja dont get problems, I guess I keep to na 40bits Symulacja poniższych ustawień spowodowała błąd 2 3 Użycie 57 bitów zmniejszyło błąd do 1 Myślę, że 40bits powinny być wystarczające. A w odniesieniu do ressources nie mam obaw Chociaż używanie myrio w końcu mam jeszcze wiele DSP Plastry do mnożenia i 10 darmowych FlipFlops. So Myślę, że ten temat jest rozwiązany Dzięki za wielką pomoc i ciekawe ideas. Cool I m mi się to działa, teraz. I dorastał w epoce bez plasterków DSP w FPGA, i mniejsze liczby komórek, więc nadal mają tendencję do myślenia w tych terminach wciąż wolę spen d 25 minut programowania, aby uzyskać mój czas kompilacji w dół, choć miałem przypadków, w których wyciąć czas kompilacji od 90 minut do 45 minut przez optymalizację całkiem sporo z potężnym serwer do kompilacji, które są mniej ważne. Ona z tych optymalizacji jest Zmniejszenie liczby bitów, gdy mogę, zwłaszcza dla mnożników Na przykład, alfa wynosi 16 0, a dla 0 0053 można również użyć liczby całkowitej 12 -4 minus Można również wyeliminować wiele górnych bitów z Twojego wejścia 5 minut do pobrania najmniejszej liczby bitów można z łatwością zaoszczędzić 2-10 minut dla każdego kompilacji. My druga optymalizacja polega na zmniejszeniu liczby mnożników, ale z plasterem DSP, że nie jest to ważne, że nie mogę znaleźć dobrej dokumentacji na temat plastrów DSP, jeśli masz niektóre, proszę po linkach, ale jak rozumiem, jeśli pomnożyć większą liczbę bitów liczy, to potrzebuje wielu plasterków, a może czas, aby połączyć wyniki. I jeszcze jedna sztuczka wybrać alpha z prostą binarną wartość, np. 1 256 wybrał około 1 189 i zmienił fs, dopóki nie będzie t wyrównywanie chcesz Wtedy użyj stałej dla alfa Pomnożenie przez stałą 1 256 jest wolne w FPGA to po prostu przesuwa bits. For to kwestia, dzięki czemu alfa stała może zoptymalizować multiplies całkiem sporo W zależności od inteligentów optymalizatora, może zmienić ją na zestaw dodatków, zamiast tego na panelu przednim są świetne, aby można było pracować, ale stałe lepiej zoptymalizować lepsze. CLD User since rev 8 6.Jeśli przeciętnie 16 razy tyle próbek fs 16x, co to było, to powinieneś dodać jeszcze 4 bity w swoich opiniach Masz już wiele do powiedzenia, więc nie ma to znaczenia, chyba że będziesz dużo szybciej W przeciwnym razie, jest prawdopodobnie dobry. Jeżeli wejście ma hałas o małej częstotliwości, pobieranie próbek nie pomaga nie wyeliminować, że w ogóle hałas wysokiej częstotliwości, choć zmniejsza się z nadmiernym próbkowaniem Jeśli na przykład hałas powyżej 10Hz wynosi -5 dB, czyli 10 - 5-krotność amplitudy sygnału, który chcesz, a próbkowanie w 20 s s, prawdopodobnie zacznie się odczytywać -5dB w początkowych odczytach Jeśli twoje -3dB fc jest również 10Hz, wtedy skończysz z szumem -8dB w lewo Twój sygnał Jeśli zamiast 200S s, średnie grupy 10, a następnie przechodzą te średnie do filtra, wygrałeś pomoc hałasu o 10 Hz mierzasz hałas 10 Hz bez efektów próbkowania, ale zmniejszysz hałas powyżej 100 Hz o współczynnik blisko, ale niewiele 10. Są całe semestralne klasy, które dyskutują dlaczego, jak , itp. Wersja krótka to ta Każda próbka jest sumą sygnału, który chcesz i hałasu Jeśli doda się 10 próbek, otrzymasz 10x żądany sygnał, a suma 10 hałasu Charakter hałasu określa, co otrzymujesz, gdy dodać 10 próbek hałasu Gaussa hałasu dodaje w ten sposób, że jeśli 83 próbek znajduje się poniżej X, suma ma 83 sumy poniżej 1 1X lub coś takiego, że hałas liniowy dodaje inny sposób I powtarzanie wzorów dodać inny sposób Więc, bez wiedzy dokładnie co to jest hałas, nikt nie potrafi odpowiedzieć z pewnością, chyba że uśrednianie wielu próbek prawdopodobnie pomaga, a prawie nigdy nie boli. Jest również problem aliasingu Jeśli masz zakłócenia sinusoidalne o częstotliwości 60 Hz, w -3dB, a próbujesz 10 001S zawsze zakłada, że zegary nie będą zgadzać się z góry, otrzymasz coś 0 006 Hz przy -3dB dodanym do Twojego sygnału, a filtr wygrałby go, ale odbijając częstotliwość próbkowania do 100 001S s, spowoduje zakłócenia około 40Hz , więc filtr powinien go wyeliminować. Averagi ng 10 próbek naraz jest rodzajem filtra Jeśli spojrzymy na to w dziedzinie częstotliwości, widać, że niektóre wyższe częstotliwości przenoszone są na niższe częstotliwości w dziwny sposób, a nie wszystkie są zredukowane Jeśli średnio 4000 S s , 100 na raz, dostajesz średnio 40 razy na sekundę Z zakłóceniami 60Hz, otrzymasz około 1 3 jak najwięcej hałasu, przesunięto do 20Hz, co wygrał filtr t, jak również 60Hz. Zrobiłbym to lepiej użyj filtru EWMA z większą szybkością próbkowania niż średnie bloki wejściowe, a następnie filtruj, a średnia jest prawdopodobnie lepsza niż tylko przy użyciu wolniejszej częstotliwości próbkowania. Jeśli masz adapter wejściowy z wbudowanymi filtrami elektronicznymi, to jeszcze lepiej , i nie ma potrzeby próbkowania więcej niż 2X częstotliwości filtru. CLD User since rev 8 6. Wprowadzenie do korzystania z LabVIEW - korzystanie z pętli czasowej. W pierwszej notatce LabVIEW zbadaliśmy kilka prostych operacji arytmetycznych w programie LabVIEW W tej uwadze zbadamy, jak napisać prosty program z pętlą czasową W końcu, to nie jest wystarczająco dużo, aby zrobić arytmetykę W większości aplikacji trzeba wykonywać obliczenia w kółko Powtarzające się kalkulacje najlepiej wykonać za pomocą pętli czasowej. Pętle ustawione są ważne, ponieważ często spotyka się sytuacje, w których chcesz powtarzać pomiar w sposób ciągły przedziały Pętle czasowe pozwalają na pobranie danych, w których można ustawić czas między pomiarami Przed przejściem na pętlę czasową, przejdziemy przez kilka prostych pętli i zakończymy niektóre timed pętle, które generują i wyświetlają sygnały sinusoidalne. W tej notce - jako w innych notatkach LabVIEW można po prostu przeczytać notatkę, ale lepiej będzie, jeśli pracujesz razem, gdy dyskutujemy o tym, co się dzieje. Pierwszą rzeczą jaką zamierzasz zrobić jest budowanie prosta pętla czasowa Musisz postępować następująco: Uruchom LabVIEW Wybierz Nowe vi. Użyjemy pewnych procedur, które zostały napisane wcześniej. Trzeba otworzyć okno Diagramu Wybierz diagram okna, jeśli diagram nie jest aktywny i pokazano. Wybierz palety funkcji menu pokazane poniżej. Na palecie Funkcje zlokalizuj menu Struktury na górze po lewej stronie i kliknij, aby uzyskać opcje Po umieszczeniu kursora na różnych menu małe okno wyskakujące umożliwia poznanie menu contains. Place pętli while na schemat blokowy. Jest to, co dostajesz, Utwórz co najmniej ten rozmiar. Powinieneś zauważyć licznik iteracji i i warunek warunkowy terminala typu Loop. Pętla while działa tak długo, jak terminal warunkowy jest prawdziwy - chociaż możesz zmienić to siebie. Aby zmienić terminal warunkowy, aby wyglądać tak, jak ten powyżej, w prawym dolnym rogu - jeśli zdarzy się wyglądać jak mały znak stopu - kliknij prawym przyciskiem myszy na ikonę i ustaw kontynuuj, jeśli ma wartość True. We piszę pętlę, która wykonuje się przez kilka razy - na końcu Ale na razie dodajemy kilka rzeczy, aby to uruchomić Najpierw spróbuj uruchomić vi Powinieneś otrzymać komunikat o błędzie, że terminal warunkowy nie jest podłączony To nie jest jedyny problem - ale jest to problem, który zostanie rozwiązany pierwszy. Aby rozpocząć, przejdź do panelu przedniego i dodaj wskaźnik numeryczny z menu Numeryczne. Jeśli na panelu przednim znajduje się wskaźnik numeryczny, kliknij prawym przyciskiem myszy ikonę i wybierz opcję Znajdź terminal Zobaczysz się na diagramie i terminal będzie widoczny Zauważ, że dodanie wskaźnika na panelu przednim automatycznie powoduje dodanie terminala do wskaźnika na rysunku Istnieje kilka elementów, które można dodawać lub usuwać tylko - z panelu przedniego lub diagramu - mimo że muszą pojawić się na obu. Wewnątrz pętli wewnątrz pętli. Zmienić reprezentację w formacie całkowitym Sterownik powinien być niebieski, jeśli masz prawo Niebieski wskazuje liczbę całkowitą. Now, dodaj ac na stół warunkowego, klikając prawym przyciskiem myszy terminal, aby dodać stałą Stwórz tę stałą wartość równą True używając narzędzia ręcznego. W tym momencie Twój schemat blokowy powinien wyglądać tak: teraz możesz uruchomić program Wszystko, co się zdarzy, że wskaźnik pokazuje licznik pętli - i pokaże, że każda pętla zajmuje bardzo mało czasu. Jak numery na wskaźniku szybko zip, naciśnij przycisk Stop wygląda jak znak stopu tuż pod menu. świat pętli Pętla, którą napisałeś powinien działać bardzo szybko i powinien wykazywać szybko rosnącą liczbę w wskaźniku na panelu przednim Możemy teraz dodać timer do pętli, aby kontrolować szybkość wykonywania. Następnie ustawimy czas wykonania pętli. W menu czasowym wybierz zegar z ikoną metronomu i umieść ją wewnątrz pętli. Kliknij prawym przyciskiem myszy, aby dodać stałą Dokonaj tej stałej wartości równej 1000 To tysiąc milisekund przy użyciu narzędzia tekstowego. spojrzeć l ike this Wyjątek, że w generowaniu obrazu poniżej możemy zgubić drut z stała TRUE do warunkowego terminala Ten przewód powinien być tam Nie jest po prostu pokazano na zdjęciu. W tym punkcie masz pętlę, która jest ustalona, a ponieważ wejście do timera to 1000, które to milisekundy zawsze działa w odstępach 1 sekundy Są dwie rzeczy, które chcemy zrobić, aby poprawić ten program. Chcemy mieć możliwość ustawienia przedziału czasu w sekundach. Chcemy wyświetlić upłynął czas w sekundach. Będziemy troszczyć się o te obawy. Następnie ustawić przedział czasowy, na panelu przednim trzeba dodać sterownik numeryczny. Zrób to teraz UWAGA Musisz użyć sterowania, które pozwala na wprowadzanie danych zmiennoprzecinkowych, jeśli chcesz na czas pętli w odstępach 1 5 sekund Dodać tę kontrolę teraz. Po dodaniu kontrolki, prawym przyciskiem myszy na sterowanie i zlokalizuj terminal dla dodanej cyfry. Następnie należy drukować kontrolę, aby ją kontrolować Wejście do bloku timera Góra powyżej po prostu użyliśmy stałej wartości 1000, aby uzyskać jedną sekundę Jeśli wprowadzisz interwał czasowy w sekundach, musisz pomnożyć przedział czasu, który użytkownik wprowadza przez współczynnik 1000, aby uzyskać interwał czasowy w milisekundach, więc potrzebujesz mnożnik i stałe wejście do jednej strony mnożnika równe 1000. Teraz twój schemat blokowy powinien wyglądać tak :.Naw uruchom program Oczywiście, jedyną rzeczą, jaką ten program ma zrobić, to powiedzieć, jak długo jest uruchomiony Jest to bardzo bezużyteczne, chyba że użyjesz go jako licznika jajka. P1 Zmodyfikuj powyższy program, aby można było zatrzymać program za pomocą sterowania ON-OFF Poniżej wskazówka Spróbuj zastąpić stałą podłączoną do zacisku warunkowego przyciskiem Right - kliknij na stałe ustawiony na TRUE na powyższym diagramie blokowym i zmień na kontrolę Następnie znajdź kontrolę na panelu przednim Jeden program końcowy - wystarczy, aby to zakończyć, wytwarzając coś, co zbliża się do przydatności Następna lekcja z tej serii zajmie ty na świat pomiarów GPIB firmy IEEE-488, a kiedy umieścisz je w pętli, masz kilka interesujących rzeczy, które możesz zrobić W każdym razie ten ostatni program obliczy sinusoidę i wyświetli ją na tarczy Oto schemat blokowy. w tym diagramie blokowym zauważamy, co następuje. W poprzednim vi obliczyliśmy czas, jaki upłynął i wyświetlony na panelu przednim Weźmy ten czas i mnożymy go przez współczynnik 2 p f. Współczynnik 2 p jest stałą wbudowaną LabVIEW Znajdziesz ją na panelu operacji numerycznych i sprawdź wszystkie pozostałe stałe. Wynik multiplikacji jest wejściem do funkcji sinusowej Funkcja ta znajduje się na palecie numerycznej funkcji w podsieci - wyskakiwanie funkcji trygonometrycznych Sprawdź, co jeszcze tam jest. Wreszcie, wyjście funkcji sinusowej jest wyświetlane na wskaźniku miernika Wskaźnik ma część przedniej części panelu i należy ją dodać z panelu przedniego. Zgodnie z przodu panel wygląda tak gdy się skończysz. P2 Zmodyfikuj powyższy program, aby można było wprowadzić amplitudę sinusoidy I to jest właśnie ta część tej lekcji W następnej lekcji zapoznamy się z prostymi pomiarami GPIB firmy IEEE-488, a następnie zrobimy te pomiary wewnątrz pętli.
No comments:
Post a Comment